הבית > חֲדָשׁוֹת > תוכן

BT8X (815/6) מתקדם EVE גרפיקה מנוע מקבילי ממשק RGB

May 09, 2019

ממשק RGB מקבילי מורכב 29 אותות - DISP, PCLK, VSYNC, HSYNC, DE, 8 אותות עבור R,
G ו- B.
קבוצה של רושמי RGB להגדיר את תצורת LCD ופרמטרים תזמון.
REG_PCLK הוא מחלק PCLK. ערך ברירת המחדל הוא 0, ופירוש הדבר שפלט PCLK מושבת. מתי
REG_PCLK הוא לא 0 (1-1023), תדירות PCLK ניתן לחשב כמו:
תדר PCLK = תדר שעון מערכת / REG_PCLK
תדר השעון של מערכת BT815 / 6 ניתן לתכנות. כמה תדרים PCLK אפשרי כי
BT815 / 6 תומך מופיעים בטבלה 4-11.
image

REG_PCLK_POL מגדיר את קוטביות השעון, עם 0 עבור קצה שעון פעיל חיובי, ו 1 עבור שעון שלילי
קצה.
REG_CSPREAD שולט במעבר של אותות RGB ביחס לשעון השעון הפעיל של PCLK. מתי
REG_CSPREAD = 0, R [7: 0], G [7: 0] ו- B [7: 0] אותות משתנים בעקבות הקצה הפעיל של PCLK. מתי
REG_CSPREAD = 1, R [7: 0] משנה שעון PCLK מוקדם ו- B [07: 0] שעון PCLK מאוחר יותר, אשר מסייע להפחית
רעש המיתוג.
REG_DITHER מאפשר לצבוע את הצבע. אפשרות זו משפרת את המראה של חצי הטון בצגים.
באופן פנימי, המנוע הגרפי מחשב את ערכי הצבע בדיוק של 8 סיביות; עם זאת, צבע ה- LCD
בדייקנות נמוכה מספיק.
REG_OUTBITS נותן את רוחב הסיביות של כל ערוץ צבע; ברירת המחדל היא 8/8/8 סיביות עבור כל צבע R / G / B.
ערך נמוך יותר פירושו פחות סיביות עבור כל ערוץ המאפשר dithering על דיוק נמוך LCD
מציג.
REG_SWIZZLE שולט על הסדר של הפינים צבע הפלט, כדי לסייע במסלול PCB שונים LCD
הסדרי פאנל. סיבית 0 של המרשם גורמת לביטול סדר הביטים בכל ערוץ צבע.
סיביות 1-3 שולטות בסדר RGB. הגדרת Bit 1 גורמת לערוצים R ו- B להחלפה. הגדרת Bit 3 מאפשרת
סיבוב כדי להיות מופעל. אם נקבעה סיבית 3, אז (R, G, B) מסובבת נכון אם bit 2 הוא אחד, או שמאלה אם bit 2 הוא אפס.

image

image

REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 ו- REG_HSYNC1 מגדירים את האופק LCD
תזמונים. לכל רישום יש 12 סיביות כדי לאפשר טווח לתכנות של מחזורים PCLK 0-4095. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 ו- REG_VSYNC1 מגדירים את תזמוני ה- LCD האנכיים. כל אחד
הרשמה יש 12 סיביות כדי לאפשר טווח לתכנות של 0-4095 שורות.

image

image

image