הבית > תערוכה > תוכן

מערכת על שבב (SoCs) ייצור

Mar 08, 2019

הנטליסטים שתוארו לעיל משמשים כבסיס לתכנון הפיזי (מקום ותוואי) כדי להמיר את כוונת המעצבים לתכנון ה- SoC. לאורך כל תהליך ההמרה, העיצוב מתבצע באמצעות מודלים תזמון סטטיים, סימולציה וכלים אחרים על מנת להבטיח שהוא עומד בפרמטרים התפעוליים שנקבעו, כגון תדירות, צריכת הספק ופיזור, שלמות תפקודית (כפי שמתואר בקוד רמת ההעברה של הרשם) וחשמל יושרה.


כאשר כל הבאגים הידועים תוקנו, ואלה נבדקו מחדש וכל בדיקות העיצוב הפיזי נעשות, קובצי התכנון הפיזי המתארים כל שכבת שבב נשלחים לחנות המסכה של היציקה, שם תוצג מערכת שלמה של מסכות ליתוגרפיות מזכוכית . אלה נשלחים מפעל לייצור רקיק כדי ליצור את הקוביות SoC לפני אריזה ובדיקה.


SoCs יכול להיות מפוברק על ידי מספר טכנולוגיות, כולל:


ASIC מותאם אישית מלאה

תקן תא ASIC

מערך שער לתכנות שדה (FPGA)

ASICs צורכים פחות חשמל והם מהר יותר מאשר FPGAs אבל לא ניתן לתכנות מחדש ו יקר לייצור. עיצובים FPGA מתאימים יותר עבור עיצובים בנפח נמוך יותר, אבל לאחר מספיק יחידות של ASICs הייצור להפחית את העלות הכוללת של הבעלות.


עיצובים SoC צורכים פחות חשמל ויש להם עלות נמוכה יותר אמינות גבוהה יותר מאשר מערכות שבב מרובות שהם מחליפים. עם פחות חבילות במערכת, עלויות הרכבה מופחתים גם כן.


עם זאת, כמו רוב עיצובי האינטגרציה הגדולים מאוד (VLSI), העלות הכוללת [הבהרה הנדרשת] גבוהה יותר עבור שבב אחד גדול יותר מאשר על אותה פונקציונליות שהופצה על מספר שבבים קטנים יותר, בגלל תשואות נמוכות יותר [הבהרה הדרושה] - עלויות הנדסה חוזרות.


כאשר זה לא אפשרי לבנות SoC עבור יישום מסוים, חלופה היא מערכת בחבילה (SiP) הכוללת מספר שבבים בחבילה אחת. כאשר מיוצר בכמויות גדולות, SoC הוא חסכוני יותר מאשר SiP כי האריזה שלה היא פשוטה יותר. סיבה נוספת עשויה להיות מועדפת SiP הוא חום פסולת עשוי להיות גבוה מדי במערכת על שבב למטרה מסוימת, כי רכיבים פונקציונליים קרובים מדי יחד, ובחום SiP יהיה לפזר טוב יותר מודולים פונקציונליים שונים שכן הם פיזית יותר בנפרד .