הבית > תערוכה > תוכן

מערכת על שבב (SoCs) אימות עיצוב

Mar 08, 2019

שבבים מאומתים עבור נכונות לוגית לפני שנשלחו לבית יציקה של מוליכים למחצה. תהליך זה נקרא אימות פונקציונלי והוא מהווה חלק ניכר מהזמן והאנרגיה שהושקעו במחזור החיים של שבב, המצוטט לעתים קרובות כ- 70%. עם המורכבות הגוברת של שבבים, שפות אימות חומרה כמו SystemVerilog, SystemC, e, ו OpenVera נמצאים בשימוש. באגים נמצא בשלב אימות מדווחים למעצב.


באופן מסורתי, מהנדסים השתמשו בהאצת סימולציה, הדמייה או אב טיפוס על חומרה הניתנת לתכנות על מנת לאמת ולבדוק חומרה ותוכנה עבור עיצובי SoC לפני השלמת העיצוב, הידועה כקלטת. מערכי שער לתכנות שדה (FPGAs) מועדפים על מערכות טיפוס-על שבב מכיוון שאבי טיפוס FPGA ניתנים לתכנות מחדש, מאפשרים איתור באגים וגמישים יותר ממעגלים משולבים ספציפיים ליישום (ASIC).


עם קיבולת גבוהה וזמן קומפילציה מהיר, האצת סימולציה אמולציה הן טכנולוגיות חזקות המספקים חשיפה רחבה לתוך מערכות. שתי הטכנולוגיות, לעומת זאת, פועלות באיטיות, בסדר של MHz, אשר עשוי להיות איטי יותר - עד 100 פעמים לאט יותר מאשר תדר ההפעלה של SoC. האצת תיבות אמולציה הם גם גדולים מאוד ויקר מעל 1 מיליון דולר. [ציטטה הצורך]


לעומת זאת, אבות טיפוס של FPGA משתמשים ב- FPGAs ישירות כדי לאפשר למהנדסים לאמת ולבדוק בתדר הפעלה מלא של המערכת עם גירויים אמיתיים. כלים כגון Certus משמשים להוספת בדיקות ב- FPGA RTL שהופכות אותות זמינים לתצפית. זה משמש באגים חומרה, קושחה ותוכנות אינטראקציה על פני FPGAs מרובים עם יכולות דומות לנתח לוגי.


במקביל, רכיבי החומרה מקובצים ועוברים תהליך של סינתזה הלוגית, שבמהלכם מוחלים מגבלות ביצועים, כגון תדירות תפעולית ועיכובי אות צפויים. זה יוצר פלט המכונה netlist המתאר את העיצוב כמו מעגל פיזי וקשרי הגומלין שלה. Netlists אלה משולבים עם ההיגיון הדבק המחבר את הרכיבים כדי לייצר תיאור סכמטי של SoC כמו מעגל אשר ניתן להדפיס על שבב. תהליך זה ידוע כמקום ומסלול וקודם קלטת במקרה שה- SoCs מיוצרים כמעגלים משולבים ספציפיים ליישום (ASIC).