הבית > תערוכה > תוכן

מערך שער תכנות

Mar 11, 2019

מערכי שער לתכנות עכשוויים בשטח (FPGAs) יש משאבים גדולים של שערים לוגיים וגושי RAM ליישם חישובים דיגיטליים מורכבים. כמו עיצובים FPGA להעסיק מהר מאוד I / O תעריפים ואוטובוסים נתונים דו כיוונית, זה הופך אתגר כדי לאמת את העיתוי הנכון של נתונים חוקיים בתוך זמן ההגדרה והחזק זמן.


תכנון קומה מאפשר הקצאת משאבים בתוך FPGA כדי לעמוד באילוצי זמן אלה. ניתן להשתמש ב- FPGA כדי ליישם כל פונקציה לוגית ש- ASIC יכול לבצע. היכולת לעדכן את הפונקציונליות לאחר המשלוח, תצורה מחודשת חלקית של חלק מהעיצוב ועלויות ההנדסה הלא חוזרות הנמוכות יחסית לתכנון ASIC (על אף עלות היחידה הגבוהה יותר), מציעים יתרונות עבור יישומים רבים.


ל- FPGA יש תכונות אנלוגיות בנוסף לפונקציות דיגיטליות. התכונה האנלוגית הנפוצה ביותר היא קצב סריקה מתוכנת על כל סיכת פלט, מה שמאפשר למהנדס לקבוע תעריפים נמוכים על סיכות שטעונות קלות, שאם לא כן יצלצל או לא יתקבל, וכדי לקבוע תעריפים גבוהים יותר על סיכות עמוסות בכבדות בערוצים המהירים שיהיו אחרת לרוץ לאט מדי. כמו כן הם נפוצים מתנד גבישים קוורץ, מתנדים קיבול התנגדות על שבב, ו לולאות שלב נעול עם מתנדים הנשלט מתח מוטבע המשמש לייצור הדור וניהול עבור מהירות גבוהה serializer-deserializer (SERDES) לשדר שעונים ושחזור מקלט השעון . די נפוץ הם משווים דיפרנציאלי על סיכות קלט נועד להיות מחובר ערוצי איתות דיפרנציאלי. כמה "אותות FPGA משולבים" שילבו ממירי אנלוגי-לדיגיטלי היקפיים (ADCs) וממירים דיגיטליים לאנלוגיים (DAC) עם בלוקים של אותות אנלוגיים, המאפשרים להם לפעול כמערכת מבוססת על שבב (SoC) . התקנים אלה מטשטשים את הקו בין FPGA, אשר נושאת אלה דיגיטלי אפסים על בד פנימי לתכנות שלה, ואת מערך תכנות אנלוגי שדה (FPAA), אשר נושאת ערכים אנלוגיים על מרקם הקישור לתכנות הפנימי שלה.