הבית > תערוכה > תוכן

מערך שער תכנות - השוואות

Mar 11, 2019

כדי ASICs

היסטורית, FPGAs כבר איטי יותר, פחות אנרגיה יעילה בדרך כלל להשיג פחות פונקציונליות מאשר עמיתים קבוע ASIC שלהם. מחקר ישן יותר הראה כי עיצובים מיושמים על FPGAs צריך בממוצע פי 40 יותר שטח, לצייר 12 פעמים כוח דינמי הרבה, ולהפעיל בשליש את המהירות של יישומים ASIC המקביל.


לאחרונה, FPGAs כמו ה- Xilinx Virtex-7 או Altera Stratix 5 הגיעו ליריב ASIC ו- ASSP תואם ("חלק סטנדרטי ליישום", כגון שבב ממשק USB עצמאי) על ידי מתן צריכת חשמל מופחתת באופן משמעותי, מהירות, עלות חומרים נמוכה יותר, יישום מינימלי הנדל"ן, והגדילה את האפשרויות עבור תצורה מחדש 'ב- the-fly'. איפה בעבר עיצוב עשויים לכלול 6 עד 10 ASICs, עיצוב זהה ניתן כעת להשיג רק באמצעות FPGA אחד.


יתרונותיו של FPGA כוללים את היכולת לתכנת מחדש כאשר הם כבר פרוסים (כלומר, "בשדה") כדי לתקן באגים, ולעתים קרובות כוללים זמן קצר יותר לשוק ועלויות הנדסה נמוכות יותר. הספקים יכולים גם לקחת דרך באמצע דרך אב טיפוס FPGA: פיתוח החומרה אב טיפוס שלהם על FPGAs, אבל לייצר את הגרסה הסופית שלהם כמו ASIC, כך שזה כבר לא יכול להיות שונה לאחר העיצוב בוצע.


מגמות


Xilinx טען כי מספר דינמיקה בשוק וטכנולוגיה משנים את הפרדיגמה ASIC / FPGA עד פברואר 2009:


עלויות הפיתוח של המעגלים המשולבים עלו באופן אגרסיבי

המורכבות ASIC האריך זמן הפיתוח

משאבי המו"פ ומספר העובדים פחתו

ההפסדים על ההכנסה עבור זמן איטי לשוק היו הגדלת

אילוצים כלכליים במשק עני היו נהיגה בטכנולוגיות בעלות נמוכה.

מגמות אלה הופכות את FPGAs לאלטרנטיבה טובה יותר מאשר ASIC עבור מספר גדול יותר של יישומים בעלי נפח גבוה יותר מאשר הם שימשו בעבר, ואשר החברה מייחסת את המספר הגדל של עיצוב FPGA מתחיל.


ל- FPGA מסוימים יש יכולת של תצורה מחדש חלקית המאפשרת לחלק אחד של המכשיר להיות מתוכנתת מחדש בעוד חלקים אחרים ממשיכים לפעול.



התקני לוגיקה מורכבים לתכנות (CPLD)

ההבדלים העיקריים בין התקני לוגיקה מורכבים לתכנות (CPLDs) ו- FPGA הם ארכיטקטוניים. A CPLD יש מבנה מגביל יחסית המורכב אחד או יותר לתכנות סכום של מערכים לוגיים האכלה מספר קטן יחסית של רישומים השעון. כתוצאה מכך, CPLDs הם פחות גמישים, אבל יש להם יתרון של עיכובים תזמון צפויים יותר יחס לוגיקה גבוהה הקישוריות. [ציטטה הצורך] ארכיטקטורות FPGA, לעומת זאת, נשלט על ידי קישור גומלין. זה עושה אותם הרבה יותר גמישים (מבחינת טווח של עיצובים כי הם מעשיים ליישום עליהם), אבל גם הרבה יותר מורכבים כדי לתכנן, או לפחות דורש יותר מורכבים תכנון אוטומציה אלקטרוניים (EDA) תוכנה.


בפועל, ההבחנה בין FPGAs ו CPLDs היא לעתים קרובות בגודל של FPGAs הם בדרך כלל הרבה יותר גדול במונחים של משאבים מאשר CPLDs. בדרך כלל רק FPGAs מכילים פונקציות מורכבות יותר מורכבות כגון Adders, מכפילים, זיכרון, ו serializer / deserializers. הבחנה נפוצה נוספת היא כי CPLDs מכילים זיכרון פלאש מוטבע לאחסון התצורה שלהם בעוד FPGAs בדרך כלל דורשים זיכרון חיצוני נדיף (אבל לא תמיד).


כאשר התכנון דורש פשוט מיידיות (ההיגיון כבר מוגדר על כוח) CPLDs הם העדיפו בדרך כלל. עבור רוב היישומים האחרים FPGAs הם העדיפו בדרך כלל. לפעמים הן CPLDs ו FPGAs משמשים עיצוב מערכת אחת. בתבניות אלה, CPLDs בדרך כלל לבצע פונקציות לוגיקה דבק, והם אחראים "אתחול" FPGA, כמו גם שליטה על האתחול ואת רצף האתחול של מעגל שלם. לכן, בהתאם ליישום זה עשוי להיות נבון להשתמש בשני FPGAs ו CPLDs בעיצוב יחיד.

שיקולים ביטחוניים

ל- FPGA יש יתרונות וחסרונות בהשוואה ל- ASIC או למיקרו-מעבדים מאובטח, בנוגע לאבטחת חומרה. גמישות FPGAs עושה שינויים זדוניים במהלך ייצור סיכון נמוך יותר. בעבר, עבור FPGAs רבים, bitstream העיצוב נחשף בזמן FPGA טוען אותו מהזיכרון החיצוני (בדרך כלל על כל כוח על). כל ספקי FPGA העיקריים מציעים כעת מגוון פתרונות אבטחה למעצבים כגון הצפנת bitstream ואימות. לדוגמה, Altera ו- Xilinx מציעים הצפנת AES (עד 256 סיביות) עבור bitstreams המאוחסנים בזיכרון פלאש חיצוני.


רכיבי FPGA שמאחסנים את התצורה שלהם באופן פנימי בזיכרון הבזק לא נדיף, כגון מכשירי ProAsic 3 או של Lattice's XP2, אינם חושפים את bitstream ולא זקוקים להצפנה. בנוסף, זיכרון הבזק של טבלת בדיקה מספק הגנה על האירוע בודד האירוע עבור יישומים בחלל. לקוחות המעוניינים בערובה גבוהה יותר של עמידות לחבלה יכולים להשתמש ב- FPGAs של אנטי-וירוס חד-פעמי מצד ספקים כגון Microsemi.


עם סטרטיקס 10 FPGAs ו SoCs, אלטרה הציגה מנהל התקן מאובטח ופונקציות פיזיות שלא ניתן לספקן כדי לספק רמות גבוהות של הגנה מפני התקפות פיזיות.


בשנת 2012 חוקרים סרגיי Skorobogatov וכריסטופר וודס הוכיחו כי FPGAs יכול להיות פגיע כוונה עוינת. הם גילו פגיעות אחורית קריטית יוצרה בסיליקון כחלק מפרויקט Acel / Microsemi ProAsic 3 שהופך אותו לפגיע ברמות רבות, כגון תכנות מחדש של קריפטו ומפתחות גישה, גישה אל bitstream ללא הצפנה, שינוי תכונות סיליקון ברמה נמוכה וחילוץ נתוני תצורה.