הבית > תערוכה > תוכן

מערך שער תכנות

Mar 11, 2019

בלוקים לוגיים

דוגמה פשוטה לדוגמה של תא לוגי (LUT - Lookup table, FA - Adder מלא, DFF - D-flip Flip)

הארכיטקטורה השכיחה ביותר של FPGA מורכבת ממערך של בלוקים לוגיים, [I 1] I / P רפידות, ערוצי ניתוב. בדרך כלל, לכל ערוצי הניתוב יש רוחב זהה (מספר חוטים). רפידות I / O מרובות עשויות להתאים לגובה של שורה אחת או רוחב של עמודה אחת במערך.


יש למפות מעגל יישומים ל- FPGA עם משאבים מתאימים. בעוד מספר CLBs / LABs ו I / O הנדרש נדרש בקלות מתוך העיצוב, מספר מסלולים ניתוב הצורך עשוי להשתנות במידה ניכרת גם בקרב עיצובים עם אותה כמות של לוגיקה.


לדוגמה, מתג מהכביש דורש הרבה יותר ניתוב ממערך סיסטולי עם ספירת השער. מאז מסלולי ניתוב שאינם בשימוש להגדיל את העלות (ולהקטין את הביצועים) של החלק מבלי לספק שום תועלת, יצרני FPGA לנסות לספק רק מספיק מסלולים כך שרוב העיצובים שיתאימו במונחים של טבלאות בדיקה (LUTs) ואני / OS יכול להיות מנותב. זה נקבע על ידי הערכות כגון אלה הנגזרות של כלל השכירות או על ידי ניסויים עם עיצובים קיימים. החל בשנת 2018, ארכיטקטורות רשת על שבב עבור ניתוב הקישוריות מפותחים.


באופן כללי, בלוק לוגי מורכב של כמה תאים לוגיים (נקרא ALM, LE, פרוסה וכו '). תא טיפוסי מורכב של 4-LUT קלט [timeframe?], מלא Adder (FA) ו- D- סוג Flip-flop, כפי שמוצג לעיל. LUTs הם נתון זה מחולק לשני 3 קלט LUTs. במצב רגיל אלה משולבים לתוך 4-קלט LUT דרך מרבב שמאל (mux). במצב אריתמטי, הפלט שלהם מוזן למכשיר. הבחירה של מצב מתוכנת לתוך MUX באמצע. הפלט יכול להיות סינכרוני או אסינכרוני, בהתאם לתכנות של mux מימין, בדמות הדמות. בפועל, כל או חלקים של המאגר מאוחסנים כפונקציות לתוך LUTs על מנת לחסוך מקום.


בלוקים קשים

משפחות FPGA מודרניות מתמקדות ביכולות הנ"ל כדי לכלול פונקציונליות ברמה גבוהה יותר קבועה בסיליקון. לאחר אלה פונקציות משותפות מוטבע במעגל מפחית את השטח הנדרש ונותן פונקציות אלה גדל במהירות לעומת בניית אותם פרימיטיבים לוגיים. דוגמאות אלה כוללים מכפילים, בלוקים DSP גנריות, מעבדים משובצים, מהירות גבוהה I / O ההיגיון זיכרונות מוטבע.


יכולות FPGA מסוג high-end יכולות להכיל מקמ"ש רב-גיגביט במהירות גבוהה וליבות IP קשות כגון ליבות מעבד, יחידות בקרת גישה בינוניות של Ethernet, בקרי PCI / PCI Express ופקדי זיכרון חיצוניים. ליבות אלה קיימות לצד הבד הניתן לתכנות, אך הן בנויות מתוך טרנזיסטורים במקום LUTs, כך שיש להן ביצועים ברמת ASIC וצריכת חשמל ללא צורך בכמות משמעותית של משאבי בד, ומשאירות יותר מרקם חופשי עבור ההיגיון הספציפי ליישום. מקמ"ש רב-גיגביט מכיל גם קלט אנלוגי בעל ביצועים גבוהים ומעגל יציאה יחד עם serializers ו deserializers במהירות גבוהה, רכיבים אשר לא ניתן לבנות מתוך LUTs. פונקציונליות שכבה של PHY [רמה גבוהה] גבוהה יותר, כגון קידוד קו, עשויה להיות מיושמת או לא ניתן ליישמה לצד הסידוריזציה ו deserializers ההיגיון קשה, בהתאם FPGA.


מתקתק

רוב המעגלים שנבנו בתוך FPGA הם מעגל סינכרוני הדורש אות שעון. FPGAs מכילים רשתות ניתוב גלובליות ואזוריות ייעודיות לשעון ולאפס, כך שניתן יהיה להעביר אותן עם הטיה מינימלית. כמו כן, FPGAs מכילים בדרך כלל אנלוגי שלב נעול לולאה ו / או עיכוב נעול רכיבים לולאה כדי לסנתז תדרים השעון החדש, כמו גם להתעצבן להתעצבן. עיצובים מורכבים יכולים להשתמש במספר שעונים עם יחסי תדר ופאזה שונים, כל אחד מהם יוצר דומיינים נפרדים. אותות השעון האלה יכולים להיווצר באופן מקומי על ידי מתנד או שהם יכולים להיות התאושש מהזרם נתונים סידוריים במהירות גבוהה. יש להקפיד כאשר הבניין תחום שעון מעגל כדי למנוע metastability. FPGAs בדרך כלל מכילים RAM לחסום כי הם מסוגלים לעבוד כמו יציאות RAM כפול עם שעונים שונים, בסיוע בבניית FIFOs הבניין מאגרים יציאות כפולות המחברים בין השדות שונים.


3D ארכיטקטורות

כדי לצמצם את הגודל ואת צריכת החשמל של FPGAs, ספקים כגון Tabula ו- Xilinx הציגו ארכיטקטורות תלת-ממדיות. בעקבות ההקדמה של ה- FPGA של 28 ננו-מטר של 7 ננו-שניות, אמר Xilinx כי מספר חלקים בצפיפות הגבוהה ביותר בקווי המוצרים של ה- FPGA ייבנו באמצעות מספר רב של מתים בחבילה אחת, תוך שימוש בטכנולוגיה שפותחה עבור בנייה תלת-ממדית ואסיפות מתים.


Xilinx של גישה ערימות כמה (שלושה או ארבעה) פעיל FPGA מת זה לצד זה על intericoner סיליקון - פיסת סיליקון אחת שנושאת הקישוריות פסיבית. המבנה הרב-תכליתי מאפשר גם ליצור חלקים שונים של ה- FPGA עם טכנולוגיות תהליך שונות, שכן דרישות התהליך שונות בין בד FPGA עצמו לבין המקמ"ש הטכנולוגי במהירות גבוהה של 28 Gbit / s. FPGA בנוי בדרך זו נקרא FPGA הטרוגנית.


הגישה הטרוגנית של אלטרה כוללת שימוש בטכנולוגיית FPGA מונוליטית אחת וחיבור של טכנולוגיות / טכנולוגיות אחרות, ל- FPGA באמצעות טכנולוגיית הגשר המשולב (EMIB) של אינטל.